F15DB 0078デフォルトの名無しさん垢版2018/07/05(木) 00:50:34.15ID:RfoszcD2 AIQ 0079デフォルトの名無しさん垢版2019/04/11(木) 17:56:39.13ID:qUwSdBdJ 。 0080さまよえる蟻人間 ◆T6xkBnTXz7B0 垢版2019/04/11(木) 20:41:30.94ID:4WryY6sc 再帰的定義。再帰的計算。ハードウェアとソフトウェアの融合。計算科学の結晶。 0081デフォルトの名無しさん垢版2019/04/11(木) 21:39:55.90ID:VFi1NhTI>>32 天才チンパンジーにしてはちと天才すぎる 0082デフォルトの名無しさん垢版2019/04/16(火) 20:51:13.86ID:kcG0S8Ob>>40 論理合成してみた。 http://iup.2ch-library.com/i/i1983828-1555415382.jpg008382垢版2019/04/16(火) 21:55:25.40ID:kcG0S8Ob ついでにこんなベンチを書いてシミュレーションしてみた。 library IEEE,WORK; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; use WORK.FuncPrintf.all; entity Test0010_tb is end Test0010_tb; architecture testbench of Test0010_tb is component Test0010 port ( a,b,c,d : in boolean ; o : out boolean ); end component; signal a,b,c,d,o : boolean ; signal x : std_logic_vector(4 downto 0) ; begin u : Test0010 port map (a,b,c,d,o); a <= x(0) = '1'; b <= x(1) = '1'; c <= x(2) = '1'; d <= x(3) = '1'; x(4) <= '1' when o else '0'; process begin for i in 0 to 15 loop x(3 downto 0) <= conv_std_logic_vector(i,4); wait for 1 ns; printf("%02X\n",conv_integer(x)); end loop; assert FALSE report "End." severity FAILURE; end process; end testbench; 008482垢版2019/04/16(火) 21:55:49.77ID:kcG0S8Ob 結果は左から順に下記。 o <= ((c or d)and(a=c)and(b = d)) or ((not(c or d))and((a = c)or(b = d))); o <= (not c)and(not d)and(b=d); o <= (a=c)or(b=d); o <= (a=c)and(b=d);