Why AMD EPYC Rome 2P Will Have 128-160 PCIe Gen4 Lanes and a Bonus
https://www.servethehome.com/why-amd-epyc-rome-2p-will-have-128-160-pcie-gen4-lanes-and-a-bonus/

AMD 7nm EPYCのRome 2PではPCIe 4.0が128レーン以上あるのではという話
現行EPYCではソケット間の帯域は152GiB/s(38*4)
メモリ帯域は1ソケット171GiB/s(21.3*8)なのでほぼ釣り合っている
Zenアーキテクチャーでの外部Infinity FabricはPCIeのSerDesを用いる
Rome EPYCはメモリ帯域は（おそらく）変わらずPCIeが3.0から4,0になり帯域が倍(76GiB/s)になる
なのでソケット間は半分で十分であり余りをPCIeに振り分けてもいいだろうという考え

とりあえずBMCなどは抜きだとこんな記事
これに絡んだ妄想で4P構成を考えてみる
4Pで全接続するためにはInfinity Fabricが3本以上出ている必要がある
帯域のバランスで考えると76*6出して各2対で接続するのが望ましい
これをするとソケットで使えるPCIeは32となるが4ソケットなら合計128レーンなので問題はない
現行EPYCでは不可能な4P構成をかなり理想的に組むことが可能となる
現在のソケットSP3が対応できるかは不明だがデータセンターに責める際に4Pは是非欲しいので可能性はあるかなと