Unreleased Intel 6 Core CPU Shows Up With Upgraded Cache, Similar To 10nm Tiger Lake’s L2 Cache Design
https://wccftech.com/intel-unreleased-6-core-cpu-bigger-l2-cache-new-architecture/

Intelの6C CPUのエンジニアリングサンプルらしいです。
EngSample　6C/12T 2.2/3.0GHz L2:1.25MB*6 L3:9MB
1.25MBのL2は10nm Tiger Lakeがそうだというリークがありましたが、コアあたり3MBのL3とされているので数字が合いません。
記事では10nmのTiger Lakeを14nmのRocket Lakeにバックポートしたものと予想しています。
Tiger LakeのCPUコア(Willow Cove?)はかなり巨大なので、その代わりにL3を減らして辻褄を合わせているという考えです。

ただ減らしたといってもCoffee Lake-6Cの3/4程度、L2との合計は16.5MBとCoffee Lake-6Cの合計14.5MBを上回ります。
AVX-512へも対応するでしょうし、Coffee Lake-6Cより間違いなくかなり大きくなります。
Comet Lakeが10Cなのも問題で、IPCが違うとはいえRocket Lake 6Cを後釜にするのも無理があります。
かといって両方並走させるのもそれはそれで気持ち悪いです。
ダイサイズを気にせずにRocket Lake 10Cまで出すのならそれで良いのですが。
使われているのが2Sマザーですし、もう一つの予想のXeon系(Ice Lake (E)?)の方がありそうです。
L2とL3の割合からノンインクルーシブキャッシュで、コア間メッシュインターフェイスかなと思います。