>>58
> 熱によって絶縁破壊が起きる訳じゃないよ笑
> 絶縁破壊が何なのかなんてググればすぐ分かるのに何で調べないの？
> https://kotobank.jp/word/%E7%B5%B6%E7%B8%81%E7%A0%B4%E5%A3%8A-87162
> 熱が発生するのはあくまで絶縁破壊が起きたことによる結果
> 熱→絶縁破壊ではなく、高電圧→絶縁破壊→大電流の発生→熱という順序
最初に高電圧で絶縁が破壊される理由が論点だ。

> >>GaNは従来のSiと比べて理論上約３桁（100倍）小さいオン抵抗が期待でき
> 何故自分がはったホームページの内容も読みとれないの？
> https://industrial.panasonic.com/jp/products/semiconductors/powerics/ganpower
> ↑の表にはドレイン-ソース間のon抵抗（RDS)がSi-MOSFETでは62mΩなのに対してGaNは56mΩであるとデカデカと書いてある（どこが3桁？）
> その上、トーテムポール型PFC回路の例では効率が96％から99％になった例まで説明されてる（もっともこれはｏｎ抵抗の差によるものではないが）
> 効率改善の幅はわずか数％ってこと。
だから個々の素子の話ではなく、理論的な話だと言っている。
引用した部分にも”理論上”と書いている。
MOS-FETは並列化が可能、温度が上がれば抵抗も上がる特性なので、自然に平均化ができるからだ。
高性能MOS-FETで内部並列化が常識だ。
10並列で抵抗は1/10になるし100並列すれば1/100になる、だから個々の比較は無意味だ。
https://www.renesas.com/jp/ja/doc/products/transistor/apn/rjj05g0003_power_mos.pdf
　2.1.3　多数のセルが内部で並列接続された構造となっております

> 何度も言うがせめて資料をちゃんと読むことはしような。
パナソニックの書いた　”理論上約３桁小さいオン抵抗が期待でき”　これは読めないのか？
俺は個々のチップではなく理論上の話だと何度も書いている、わざと混同しているのか？
> 根拠を示してもそれを理解してくれなかったら議論にならないからね
並列化で減ったロスを示しても、ロスが微々たるものいう根拠にはならないのでは？